Bagi teknologi pembungkusan cip HPC, TSMC telah mencadangkan kertas teknologi pembungkusan 3D SoIC (SystemonIntegratedChips) yang baru-baru ini dalam Simposium Teknologi dan Litar VLSI (2019SymposiaonVLSITechnologies & Litar) pada Jun 2019; melalui ketumpatan lebam yang bertembung, Menambah kelajuan keseluruhan operasi antara CPU / GPU pemproses dan memori.
Secara keseluruhannya, ia dijangka terus diperluaskan melalui teknologi pembungkusan SoIC, dan sebagai penyelesaian baru untuk pembungkusan maju TSMC di bahagian belakang InFO (Integrated Fan-out) dan CoWoS (Chipon Waferon Substrate).
Pembungkusan 3D berjaya meningkatkan produktiviti HPC dengan kaedah menampal kecil dan kecil
Disebabkan kejayaan teknologi pembangunan semikonduktor dan pengurangan saiz komponen, pembangunan pembungkusan cip HPC mesti mempertimbangkan jumlah yang diperlukan untuk pembungkusan dan peningkatan prestasi cip. Oleh itu, trend pembangunan masa hadapan teknologi pembungkusan cip HPC adalah tambahan kepada jenis peminat yang sedia ada. Sebagai tambahan kepada pakej peringkat wafer (FOWLP) dan pakej 2.5D, pembangunan teknologi pembungkusan 3D yang lebih sukar akan menjadi matlamat.
Teknologi pembungkusan 3D yang dipanggil terutamanya untuk meningkatkan kelajuan pengkomputeran dan keupayaan cip HPC AI, cuba untuk mengintegrasikan memori bandwidth tinggi HBM dan pemproses CPU / GPU / FPGA / NPU dengan teknologi TSV (Siliary Perforation) mewah. Pada masa yang sama, kedua-dua secara menegak ditumpuk bersama untuk mengurangkan laluan penghantaran masing-masing, mempercepatkan kelajuan pemprosesan dan operasi, dan meningkatkan kecekapan kerja keseluruhan cip HPC.
TSMC dan Intel secara aktif memperkenalkan pembungkusan 3D, yang akan membawa pembungkusan OEM dan kilang ujian untuk susulan
Menurut teknologi pembungkusan 3D semasa, kerana pemproses dan memori dalam cip HPC mesti ditumpuk secara menegak, kos pembangunan jauh lebih tinggi daripada dua teknologi pakej lain (FOWLP, 2.5D pakej), dan kesukaran prosesnya lebih rumit . Hasil produk siap adalah rendah.
Pada masa ini, pencapaian terkini teknologi pembungkusan 3D telah diumumkan. Pada peringkat ini, sebagai tambahan kepada pemimpin pembuatan OEM semikonduktor, TSMC adalah yang paling aktif. Ia telah mengumumkan bahawa ia akan memperkenalkan teknologi pembungkusan 3D seperti Soic and WoW (WaferonWafer) pada tahun 2020, dan IDM OEM Intel. Ia juga mencadangkan konsep pembungkusan 3D Foveros, yang akan menghadapi pasaran pembungkusan pemproses berikutnya dan cip HPC pada separuh kedua tahun 2019.
Sebagai pengeluar faundri semikonduktor dan kilang IDM terus melabur dalam sumber R & D untuk teknologi pembungkusan 3D, mereka juga akan membawa satu lagi gelombang teknologi pembungkusan dan ujian 3D. Adalah dipercayai bahawa kilang pembungkusan dan ujian OEM (seperti ASE, Amkor, dll) juga akan meningkatkan usaha mereka. Trend pembangunan teknologi pembungkusan gelombang 3D ini.