Pada 8 September 2026, ASML mengeluarkan tiga pengumuman besar dalam satu hari, merincikan kerjasama baru atau yang diperluas dengan Intel Foundry, Samsung Electronics, dan TSMC mengenai litografi ultraungu ekstrem apertur numerik tinggi, yang biasanya dikenali sebagai High-NA EUV. Pengumuman ini telah memperbaharui perhatian industri terhadap fotomask, yang merupakan bahagian asas tetapi sering diabaikan dalam pengeluaran semikonduktor.
Fotomask kini sedang melalui peralihan dari format 6 inci ke 12 inci. Walaupun ketiga-tiga gergasi pembuatan cip bergerak ke arah yang sama, masing-masing mengikuti jadual waktu dan pendekatan yang berbeza.
Arah Bersama: Pilihan Bersama Dalam Era AI
Ketiga-tiga pengumuman menunjukkan konsensus strategik yang kukuh di kalangan pengeluar cip.
Titik pertama penyelarasan adalah peralihan kepada fotomask yang lebih besar. Ketiga-tiga pengumuman mencatat bahawa industri semikonduktor telah bergantung pada format fotomask 6 inci selama beberapa dekad. Dengan kedatangan High-NA EUV, peralihan ke format yang lebih besar—sama ada fotomask 12 inci atau 6 × 12 inci—boleh meningkatkan produktiviti kilang, mengurangkan kos pembuatan cip, dan menghilangkan batasan jahir. Manfaat ini boleh menjadikan generasi cip terdepan di masa depan lebih kos efektif untuk dihasilkan.
Titik kedua adalah bahawa AI adalah pendorong utama peralihan ini. Pengumuman yang melibatkan Intel menyatakan bahawa syarikat yang sedang membangunkan produk AI yang semakin kompleks memerlukan inovasi pembuatan yang berterusan. Pengumuman Samsung menekankan bahawa era AI sedang membentuk semula industri semikonduktor. Pengumuman TSMC lebih jelas, menyatakan bahawa jumlah lapisan yang menggunakan High-NA EUV akan meningkat seiring dengan kemajuan node proses, didorong terutamanya oleh seni bina transistor yang semakin kompleks yang diperlukan untuk aplikasi AI. Permintaan yang semakin meningkat untuk kuasa pengkomputeran AI sedang mempercepatkan inovasi di seluruh proses pembuatan.
Titik ketiga adalah keperluan yang semakin meningkat untuk kerjasama merentasi ekosistem. Intel memetik kerjasama rapat dengan ASML, pengeluar mask, pembekal automasi, rakan kongsi EDA, pembekal bahan, dan pengeluar semikonduktor. Samsung berkata ia akan bekerjasama rapat dengan rakan-rakan industri. TSMC dan ASML bersama-sama melancarkan inisiatif industri, menekankan bahawa kerjasama boleh membuka kemungkinan yang tidak dapat dicapai oleh mana-mana syarikat secara sendiri.
Laluan Berbeza: Pelopor Awal, Penyertaan Baru, dan Penggagas Bersama
Walaupun mereka mempunyai arah yang sama, ketiga-tiga syarikat berbeza dengan ketara dalam kedudukan strategik, peta jalan teknologi, dan garis masa komersial mereka.
Intel telah diiktiraf oleh ASML sebagai pelopor awal dan perintis. Presiden dan Ketua Pegawai Eksekutif ASML Christophe Fouquet menyatakan bahawa Intel Foundry telah menjadi salah satu pemimpin industri dalam mengadopsi teknologi High-NA. Intel memasang sistem EXE komersial pertama pada tahun 2024, menyelesaikan kelayakan peralatan generasi terkini, dan menghantar cip logik pertama yang dihasilkan pada skala menggunakan teknologi High-NA. Fouquet lebih lanjut menekankan bahawa Intel telah bergerak melebihi perancangan dan telah pun memberikan hasil.
Samsung menyertai inisiatif sebagai peserta utama dalam industri. Menurut pengumuman itu, Samsung akan menyertai inisiatif industri untuk memajukan teknologi fotomask 12 inci generasi seterusnya. Walaupun Samsung tidak memimpin inisiatif tersebut, ia membawa peta jalan yang tersendiri: syarikat ini merancang untuk menjadi yang pertama dalam industri yang menggunakan High-NA EUV untuk pengeluaran DRAM berjumlah besar pada tahun 2028. Ini akan meluaskan penggunaan High-NA dari cip logik ke dalam pembuatan memori untuk pertama kalinya.
TSMC, sebaliknya, adalah penggagas bersama. Pengumuman menyatakan bahawa ASML dan TSMC telah membentuk inisiatif kolaboratif untuk memimpin peralihan industri semikonduktor kepada fotomask EUV yang lebih besar. Daripada menyertai rangka kerja yang sedia ada, TSMC sedang bekerjasama dengan ASML untuk menubuhkannya dan membantu membentuk standard untuk peralihan tersebut.
Pengumuman juga mendedahkan bahawa teknologi High-NA telah digunakan dalam pengeluaran berjumlah besar untuk lapisan terpilih pemproses Intel Core Ultra Series 3, yang diberi nama kod Panther Lake. Lebih satu juta wafer telah diproses, dengan ketepatan overlay, produktiviti, dan ketersediaan sistem memenuhi jangkaan. Produk Intel 18A yang dihasilkan dengan teknologi High-NA dilaporkan mencapai prestasi yang setara atau lebih baik daripada lapisan yang setara yang dihasilkan menggunakan platform EUV yang sedia ada.
Samsung merancang untuk menjadi syarikat pertama yang memperkenalkan High-NA EUV ke dalam pengeluaran DRAM bervolume tinggi menjelang 2028. Syarikat itu berkata ini akan menunjukkan bahawa teknologi High-NA bersedia untuk menyokong aplikasi memori dan logik yang maju.
TSMC merancang untuk mula menggunakan teknologi High-NA untuk pengeluaran bervolume tinggi di nod maju pada 2030. Syarikat itu juga mendedahkan dua pencapaian tambahan: menubuhkan barisan pilot fotomask 12 inci pada 2031 dan menyokong pengenalan sistem litografi High-NA 12 inci ke dalam pengeluaran nod maju pada 2033.
Apa Itu Fotomask Besar, dan Mengapa Era AI Memerlukannya?
Di sebalik persamaan dan perbezaan antara ketiga-tiga syarikat, satu soalan utama tetap: Apa itu fotomask yang lebih besar yang mereka kejar, dan apa maknanya untuk pembuatan cip di era AI?
Fotomask, kadangkala dipanggil topeng atau reticle, berfungsi sebagai "negatif" atau templat yang digunakan semasa litografi semikonduktor. Sistem litografi EUV mengarahkan cahaya ultraviolet ekstrem ke atas fotomask reflektif. Corak yang dipantulkan kemudian diproyeksikan ke atas wafer silikon, memindahkan reka bentuk litar ke permukaan wafer. Prestasi cip, penggunaan tenaga, dan hasil bergantung sebahagiannya pada seberapa tepat corak litar yang semakin kompleks boleh dipindahkan.
Industri semikonduktor telah menggunakan fotomask 6 inci sebagai format standard selama beberapa dekad. Saiz itu cukup untuk nod proses awal, tetapi had fizikalnya menjadi lebih jelas dengan High-NA EUV.
Salah satu konsep yang relevan adalah stitching. Kerana fotomask 6 inci menyediakan medan pendedahan yang terhad, reka bentuk cip yang terlalu besar atau kompleks mungkin perlu dibahagikan ke atas beberapa kawasan topeng. Corak yang berasingan kemudian digabungkan melalui beberapa pendedahan. Proses ini meningkatkan kompleksiti pengeluaran dan memperkenalkan risiko overlay dan hasil tambahan. Pengumuman Intel menyatakan bahawa penyelesaian kit reka bentuk prosesnya menyokong stitching, sementara satu objektif peralihan kepada fotomask yang lebih besar adalah untuk menghapuskan sekatan stitching.
Beralih kepada fotomask 12 inci—atau format 6 × 12 inci Intel—secara substansial memperluas kawasan topeng yang tersedia. Format yang lebih besar dapat menampung lebih banyak kawasan cip dalam satu pendedahan, mengurangkan atau menghapuskan keperluan untuk stitching. Ia juga boleh meningkatkan produktiviti kilang, memendekkan masa pemprosesan wafer, menurunkan kos pembuatan, dan memudahkan aliran proses.
Cip AI biasanya dicirikan oleh saiz die yang besar, seni bina transistor yang kompleks, dan kepadatan I/O yang tinggi. GPU dari NVIDIA, penggalak AI dari AMD, dan pemproses pusat data Intel sering melebihi dimensi pemproses PC konvensional dan mungkin menggabungkan puluhan atau bahkan ratusan bilion transistor. Seperti yang dinyatakan oleh TSMC dalam pengumumannya, seni bina transistor yang semakin kompleks untuk aplikasi AI akan mendorong pertumbuhan yang berterusan dalam jumlah lapisan yang memerlukan High-NA EUV.
Di bawah sekatan fotomask 6 inci, pengeluaran cip AI yang semakin kompleks mungkin memerlukan stitching. Ketika reka bentuk cip AI terus berkembang, stitching mencipta cabaran yang lebih besar yang melibatkan kompleksiti proses, ketepatan overlay, dan hasil. Format fotomask 12 inci menawarkan penyelesaian yang lebih mendasar dengan mengurangkan had fizikal yang dikenakan oleh saiz topeng. Ia boleh membolehkan pembuat cip mengintegrasikan lebih banyak transistor dalam reka bentuk cip pendedahan tunggal sambil meningkatkan prestasi cip AI dengan kos yang lebih rendah dan kecekapan pembuatan yang lebih tinggi.