Naib Presiden Kanan ASML dan Ketua Pengurusan Produk High-NA EUV, Greet Storms baru-baru ini mengatakan bahawa sistem litografi High-NA EUV sedang maju dengan pesat ke arah pengeluaran volume tinggi, atau HVM. Dengan meningkatnya volume pendedahan pelanggan di seluruh dunia, ASML telah mengoptimumkan teknologi untuk membawa produktiviti armada ke tahap sedia untuk pengeluaran sambil menetapkan peta jalan pengukuran kos efektif untuk industri semikonduktor dalam dekad akan datang.
Pendedahan Wafer Global Melepasi 1.35 Juta Ketika Sistem Menunjukkan Prestasi HVM
Storms mengatakan bahawa pendedahan wafer terkumpul di seluruh armada global sistem High-NA EUV, atau sistem EXE, telah melebihi 1.35 juta, mempercepat pembelajaran proses dan kesediaan HVM. Sistem EXE:5200B yang layak mencapai kadar pemprosesan 135 wafer per jam semasa ujian penerimaan, menunjukkan produktiviti yang diperlukan untuk pengeluaran volume tinggi. Sepuluh sistem High-NA EUV yang dipasang di empat lokasi pelanggan kini beroperasi di seluruh dunia, sementara tiga sistem tambahan sedang dihantar atau dipasang.
Sistem-sistem ini juga telah menunjukkan ketepatan overlay mesin-ke-mesin yang kukuh dan prestasi fokus. Ketersediaan di seluruh armada global High-NA EUV telah meningkat kepada 84% dan dijangka mencapai 90% menjelang akhir 2026, dengan sasaran jangka panjang sebanyak 93%. Mengambil pengalaman daripada platform NXE yang telah ditubuhkan, ASML telah meningkatkan keupayaan diagnostik dan memperkenalkan langkah-langkah untuk mencegah kesalahan berulang, meningkatkan kestabilan operasi sistem.
High-NA EUV Memasuki Pengeluaran Cip Logik dan Mengurangkan Kos Proses Lanjutan Melalui Pola Tunggal
Storms juga mengatakan bahawa High-NA EUV telah mencapai satu batu loncatan besar dengan penggunaan pertamanya dalam pengeluaran volume tinggi cip logik. Untuk pengukuran memori, pengimejan High-NA dapat menyokong perkembangan berterusan sehingga lima nod proses DRAM 2D masa depan.
Berbanding dengan 0.33-NA EUV, yang mungkin memerlukan proses pola berganda yang kompleks dan mahal, resolusi lebih tinggi sistem 0.55-NA membolehkan lebih banyak lapisan dihasilkan menggunakan pola tunggal. Mengganti pola berganda dengan pendedahan tunggal dapat mengurangkan kerumitan proses, kadar kecacatan, masa kitaran, dan kos pengeluaran keseluruhan sambil mengekalkan prestasi proses dan daya maju ekonomi pada jarak yang lebih kecil.
ASML juga telah membangunkan penyelesaian kejuruteraan untuk cabaran teknikal yang berkaitan dengan pengeluaran volume. Platform EXE menggunakan algoritma pelarasan die, pembetulan fokus, dan reka bentuk pengapit wafer 148 mm untuk memberikan margin kedalaman fokus yang dijangkakan melebihi 30 nm sambil mengekalkan prestasi kawalan yang setanding dengan platform NXE.
Untuk menangani had pendedahan separuh medan High-NA EUV, ASML menggunakan Zon Kompensasi Stitching 175 μm yang direka untuk pengeluaran volume tinggi, memberikan fleksibiliti reka bentuk yang lebih besar. Dalam aplikasi DRAM, stitching hanya diperlukan untuk reka bentuk cip dengan konfigurasi lajur nombor ganjil tertentu, sementara konfigurasi nombor genap tidak memerlukan stitching.
High-NA EUV juga mencipta pilihan reka bentuk baru untuk susun atur cip 2D. Kontras pengimejan yang lebih tinggi membolehkannya pola jarak yang lebih kecil dalam pendedahan tunggal, meningkatkan penghalaan pemalam dan berpotensi mengurangkan jumlah lapisan logam keseluruhan yang diperlukan. Sebagai contoh, susun atur logam 2D yang dipola tunggal dapat menggantikan struktur yang lebih kompleks yang sebelumnya memerlukan dua lapisan logam dan satu lapisan via, meningkatkan ketumpatan sel logik sambil meningkatkan kecekapan reka bentuk.
Sasaran Throughput Ditetapkan untuk Mencapai 180 WPH pada Platform Stabil 10 Tahun
Melihat ke depan, ASML merancang untuk terus meningkatkan throughput platform EXE-nya ketika ia maju dari EXE:5200B ke EXE:5400E generasi seterusnya. Dengan meningkatkan kuasa sumber EUV dari 600 W ke 1,000 W, mempercepatkan pengendalian wafer dan reticle, dan memperkenalkan penyelesaian PEP, ASML bertujuan untuk meningkatkan throughput ujian penerimaan kepada 180 wafer per jam menjelang 2030.
Storms menambah bahawa ASML telah menetapkan peta jalan yang komprehensif untuk teknologi EUV 0.55-NA, dengan seni bina platform yang stabil dijangkakan mampu menyokong lebih dari satu dekad pembangunan. Dengan menggabungkan resolusi yang lebih tinggi, keupayaan pola tunggal, produktiviti yang meningkat, dan fleksibiliti reka bentuk yang lebih besar, platform ini berada dalam posisi untuk menyokong pelan pengukuran nod lanjutan jangka panjang industri semikonduktor.