Pada 1 Julai, dengan merujuk kepada maklumat daripada mesyuarat pengurusan dalaman Samsung, ketua pegawai teknologi Samsung Electronics dan kepala Institut Penyelidikan Separuh Pemandu mendedahkan kemajuan pembangunan terkini mengenai dua teknologi memori teras semasa taklimat dalaman untuk bahagian Solusi Peranti syarikat. Kemas kini itu merangkumi memori jalur lebar tinggi AI generasi akan datang HBM4E dan proses DRAM kelas 10nm generasi ketujuh Samsung, dikenali sebagai D1d.
Mengenai pembangunan HBM4E, pegawai itu berkata hasil ujian kebolehpercayaan produk telah meningkat melebihi 70%. Mengikut piawaian industri, hasil 80% atau lebih tinggi biasanya dianggap sebagai ambang untuk kematangan proses dan pengeluaran besar-besaran yang stabil. Memandangkan tahap produk semasa, HBM4E masih dalam pengesahan kebolehpercayaan dan pengambilan sampel, dan belum lagi memasuki peningkatan pengeluaran berskala besar. Pengamat rantaian bekalan industri melihat hasil di atas 70% sebagai isyarat yang bermakna, yang menunjukkan bahawa proses penumpukan, pembungkusan dan pengujian telah memasuki fasa persimpangan yang lebih stabil, dengan penambahbaikan hasil yang lebih lanjut diharapkan dapat dipercepatkan.
Maklumat peta jalan produk umum menunjukkan bahawa Samsung telah memulakan penghantaran volum produk HBM4 pertama di industri pada bulan Februari tahun ini. Pada 29 Mei, syarikat itu secara rasmi mengeluarkan spesifikasi teknikal penuh untuk HBM4E 12-lapisan dan mula menghantar sampel kejuruteraan secara volum kepada pelanggan cip AI global terkemuka. Penempatan dua generasi produk itu jelas berbeza. HBM4 direka untuk menyokong cip penguat AI Vera Rubin Nvidia yang dijadualkan untuk dikeluarkan pada separuh kedua tahun ini, manakala HBM4E yang ditingkatkan dirancang untuk perkakasan pengkomputeran Vera Rubin Ultra generasi akan datang Nvidia pada tahun depan. HBM4E 12-lapisan Samsung dihasilkan menggunakan proses DRAM 1c generasi keenamnya. Ia menawarkan kelajuan pin asas 14 Gbps, boleh diskala sehingga 16 Gbps, dengan peningkatan dalam jalur lebar, prestasi terma dan kecekapan tenaga berbanding HBM4. Produk ini direka untuk beban kerja pengkomputeran berprestasi tinggi, termasuk latihan model berskala besar dan pusat data berkepadatan tinggi.
Pada mesyuarat dalaman yang sama, eksekutif Samsung juga memberikan kemas kini mengenai pembangunan proses DRAM generasi akan datang syarikat. Proses DRAM kelas 10nm generasi ketujuh, yang dinamakan D1d, dilihat secara dalaman sebagai telah membentuk kelebihan teknologi yang kompetitif berbanding rakan industri. Samsung telah menetapkan pencapaian pembangunan yang jelas, menyasarkan untuk menyelesaikan kelulusan kesiapan pengeluaran, atau PRA, pada November 2026. Pensijilan PRA adalah prasyarat utama untuk memindahkan proses DRAM daripada R&D ke dalam persiapan pengeluaran besar-besaran. Setelah diluluskan, syarikat akan memulakan pemasangan peralatan berskala besar, peningkatan barisan pengeluaran ruang bersih dan pengeluaran percubaan proses secara volum.
Mengikut maklumat yang tersedia, D1d adalah nod DRAM generasi ketujuh yang dirancang oleh Samsung, dengan lebar garis di dalam julat 10nm hingga 11nm. Berbanding dengan proses DRAM generasi keenam 1c yang arus perdana, D1d lebih lanjut memperhebatkan penskalaan dan mengguna pakai seni bina sel baru bersama dengan skema transistor GAAFET yang menyokong. Proses ini dijangka akan meningkatkan kepadatan memori per wafer dan kecekapan tenaga, dan akan berfungsi sebagai teknologi wafer memori yang mendasari untuk siri memori jalur lebar tinggi HBM5 generasi akan datang Samsung.